亚洲春色中文字幕久久久-三上亚,91精品国产亚一区二区三区,久久久九色综合亚洲成色777,涩涩视频下载,国产午夜亚洲精品午夜鲁丝片,国产精品A一区二区三区腾讯导航,影音先锋色情AV在线看片,蜜臀国产在线视频,极品少妇高潮啪啪无码吴梦梦 ,精品人妻无码一区二区三区手机版

 找回密碼
 立即注冊(cè)

QQ登錄

只需一步,快速開(kāi)始

搜索
收藏本版 (28) |訂閱|存檔

FPGA/CPLD 今日: 0|主題: 743|排名: 30 

作者 回復(fù)/查看 最后發(fā)表
預(yù)覽 我做的EDA密碼鎖仿真Quartus II課程設(shè)計(jì)報(bào)告 新人帖 attach_img heatlevel agree uid:215389 2017-6-28 15:55 1615174 2023-6-5 03:22
預(yù)覽 FPGA做的CPU指令運(yùn)算器,只有加減乘,沒(méi)有除,實(shí)驗(yàn)箱是DE2-115 attach_img agree uid:1079381 2023-5-30 21:58 12383 2023-6-5 03:20
預(yù)覽 xilinx官方xdma驅(qū)動(dòng)資料下載 attach_img uid:837684 2020-11-2 11:32 26386 2023-6-5 03:19
預(yù)覽 FPGA至簡(jiǎn)設(shè)計(jì)法案例2 uid:588548 2019-7-31 09:03 03447 2023-5-30 15:19
預(yù)覽 千兆以太網(wǎng)設(shè)計(jì) agree uid:900023 2021-4-2 16:10 04295 2023-5-19 23:34
預(yù)覽 EDA多功能數(shù)字鐘(源代碼) uid:51024 2014-7-30 14:06 26249 2023-5-11 23:24
預(yù)覽 VHDL四選一的結(jié)構(gòu)描述 attach_img uid:833673 2023-3-17 15:42 12527 2023-5-10 15:34
預(yù)覽 基于FPGA的硬件電子琴設(shè)計(jì)(文檔+工程) attach_img agree uid:776760 2021-8-19 02:41 14176 2023-4-19 17:39
預(yù)覽 基于FPGA的超聲波測(cè)距設(shè)計(jì) 附quartus程序等 attach_img heatlevel agree uid:466735 2019-3-3 18:36 1214240 2023-4-12 15:52
預(yù)覽 FPGA實(shí)現(xiàn)貪吃蛇游戲源程序 VGA顯示模塊 QuartusⅡ9.1代碼 attach_img agree uid:1007214 2022-3-5 20:12 03729 2023-2-23 16:30
預(yù)覽 用VHDL編寫(xiě)的籃球30秒計(jì)時(shí)器 attach_img agree uid:793816 2021-6-4 22:14 14079 2023-1-1 15:55
預(yù)覽 基于FPGA的洗衣機(jī)控制器設(shè)計(jì) VHDL程序 attachment agree uid:816987 2020-11-30 08:52 24708 2022-12-27 16:49
預(yù)覽 FPGA電壓采集DA輸出原理圖 attach_img uid:523823 2022-12-12 15:51 02925 2022-12-12 15:51
預(yù)覽 基于VHDL語(yǔ)言的電子時(shí)鐘設(shè)計(jì)-ISE開(kāi)發(fā)的EDA源碼 晶振25Mhz attach_img agree uid:191542 2019-1-9 21:42 36719 2022-12-11 01:48
預(yù)覽 俄羅斯方塊Verilog HDL程序設(shè)計(jì) attachment agree uid:704585 2021-3-19 17:37 25352 2022-12-8 14:58
預(yù)覽 QuartusII設(shè)計(jì)的數(shù)字日歷 附verilogHDL源程序 attach_img heatlevel agree uid:329016 2020-11-4 20:39 57665 2022-11-27 15:00
預(yù)覽 EDA智能電子搶答器的設(shè)計(jì) attach_img agree uid:568129 2019-12-12 21:37 14980 2022-11-13 17:56
預(yù)覽 如何學(xué)習(xí)FPGA heatlevel uid:262 2013-6-14 18:51 56609 2022-10-21 10:06
預(yù)覽 如何使用AG256實(shí)現(xiàn)EPM240同樣功能(Altera的PLD芯片) attach_img uid:926946 2021-5-25 12:46 14169 2022-10-12 11:48
預(yù)覽 EDA設(shè)計(jì)數(shù)字頻率計(jì)(Verilog源程序) attach_img agree uid:343799 2019-6-25 22:26 16907 2022-9-18 13:11
預(yù)覽 Quartus II EDA頻率計(jì)設(shè)計(jì) attach_img heatlevel agree uid:747475 2020-5-9 10:51 15580 2022-9-11 10:46
預(yù)覽 EDA實(shí)訓(xùn)萬(wàn)年歷加鬧鐘Verilog HDL程序 attach_img uid:247720 2017-12-7 20:32 36641 2022-7-14 19:54
預(yù)覽 基于FPGA的音樂(lè)播放器設(shè)計(jì)(文檔+工程) attach_img agree uid:776760 2021-8-19 02:40 14014 2022-6-22 17:10
預(yù)覽 Verilog實(shí)現(xiàn)維特比譯碼 attachment uid:1035196 2022-6-16 16:02 02442 2022-6-16 16:02
預(yù)覽 EDA 汽車(chē)尾燈控制器設(shè)計(jì)VHDL源碼 attach_img agree uid:292670 2018-7-1 14:11 25575 2022-6-14 18:36
預(yù)覽 VHDL四位全減器課程設(shè)計(jì) Quartusii9.0源碼附波形仿真圖 attach_img agree uid:224298 2018-6-4 15:29 17017 2022-6-13 16:33
預(yù)覽 ZYNQ ac706學(xué)習(xí)教程 agree uid:360555 2022-5-11 14:56 03385 2022-5-11 14:56
預(yù)覽 基于FPGA的串口接收設(shè)計(jì)全過(guò)程 attach_img heatlevel uid:107189 2016-3-3 19:10 79328 2022-5-7 13:56
預(yù)覽 電子琴設(shè)計(jì)VHDL代碼 attachment agree uid:1024028 2022-5-5 14:45 02769 2022-5-5 14:45
預(yù)覽 verilog數(shù)字時(shí)鐘程序 attach_img agree uid:1023916 2022-5-5 00:31 02491 2022-5-5 00:31
預(yù)覽 VHDL數(shù)字電子鐘6位8段數(shù)碼管設(shè)計(jì) quratus代碼 attach_img agree uid:1016839 2022-4-10 16:10 03575 2022-4-10 16:10
預(yù)覽 FPGA設(shè)計(jì)高級(jí)技巧(Xilinx) attachment uid:325686 2018-8-6 09:10 14251 2022-4-8 20:32
預(yù)覽 學(xué)FPGA/ASIC一點(diǎn)提醒 uid:22218 2022-3-19 11:58 02345 2022-3-19 11:58
預(yù)覽 如何使用AG256實(shí)現(xiàn)EPM240同樣功能(Altera的PLD芯片) attach_img uid:926946 2022-3-12 20:24 03243 2022-3-12 20:24
預(yù)覽 Verilog HDL語(yǔ)言在QuartusⅡ13.5軟件中將出租車(chē)計(jì)費(fèi)器基本結(jié)構(gòu)分成5個(gè)... attach_img agree uid:522536 2022-3-12 11:54 02464 2022-3-12 11:54
預(yù)覽 FPGA實(shí)現(xiàn)MD5算法 Quartus II 13.0 Verilog HDL 模塊源碼 (最大計(jì)算55字節(jié)) attach_img agree uid:57657 2022-3-9 10:20 03386 2022-3-9 10:20
預(yù)覽 VHDL語(yǔ)言設(shè)計(jì)四人搶答器方案源代碼 agree uid:1007564 2022-3-1 16:41 24462 2022-3-2 09:42
預(yù)覽 EDA數(shù)字頻率計(jì)設(shè)計(jì)資料(VHDL語(yǔ)言) attach_img agree uid:958022 2021-8-1 01:12 24426 2022-2-24 18:30
預(yù)覽 RobeiEDA關(guān)于搶答器的設(shè)計(jì)案例 attach_img agree uid:434973 2022-2-17 23:15 02484 2022-2-17 23:15
預(yù)覽 Quartus Verilog HDL/FPGA 驅(qū)動(dòng)4位動(dòng)態(tài)數(shù)碼管演示4位16進(jìn)制累加 (每隔1秒加1) attach_img agree uid:57657 2022-1-16 09:27 24928 2022-2-16 12:38
預(yù)覽 Verilog HDL的簡(jiǎn)單應(yīng)用之74ls138功能的實(shí)現(xiàn) agree uid:1003637 2022-1-27 12:17 13750 2022-2-16 08:42
預(yù)覽 CPLD作為并行接口 uid:51472 2013-7-9 04:00 15534 2022-1-27 15:21
預(yù)覽 VHDL編寫(xiě)的10秒計(jì)時(shí)器 attach_img uid:793816 2021-6-4 23:30 13414 2022-1-8 21:23
預(yù)覽 基于FPGA的PLL動(dòng)態(tài)輸出設(shè)計(jì) attach_img uid:522457 2021-9-23 11:59 23020 2021-12-26 22:31
預(yù)覽 數(shù)電基于FPGA的數(shù)字時(shí)鐘的設(shè)計(jì)及仿真結(jié)果分析 attachment agree uid:465770 2019-1-10 13:58 27453 2021-12-23 15:55
預(yù)覽 手把手教你學(xué)習(xí)FPGA入門(mén)系列視頻教程,不看后悔喲 新人帖 attachment heatlevel  ...2 uid:52663 2013-8-5 10:03 4331546 2021-12-23 13:57
預(yù)覽 Quartus II Verilog HDL語(yǔ)言Max10OC簡(jiǎn)易交通燈設(shè)計(jì) 初學(xué)者的小腳丫 attach_img agree uid:828188 2020-10-28 20:11 58090 2021-12-12 08:29
預(yù)覽 基于VHDL的直流電機(jī)控制系統(tǒng)的設(shè)計(jì)報(bào)告 attachment agree uid:263449 2018-1-17 02:44 49868 2021-12-11 19:40
預(yù)覽 FPGA實(shí)現(xiàn)出租車(chē)計(jì)價(jià)器 attach_img agree uid:426797 2021-6-25 15:13 13962 2021-11-12 18:58
預(yù)覽 黑金verilog那些事系列教程 attach_img agree uid:974725 2021-10-25 14:17 03309 2021-10-25 14:17
下一頁(yè) »

快速發(fā)帖

還可輸入 80 個(gè)字符
您需要登錄后才可以發(fā)帖 登錄 | 立即注冊(cè)

本版積分規(guī)則

小黑屋|51黑電子論壇 |51黑電子論壇6群 QQ 管理員QQ:125739409;技術(shù)交流QQ群281945664

Powered by 單片機(jī)教程網(wǎng)

返回頂部 返回版塊