簡單的FPGA計(jì)時(shí)器例程

ID:412995 · 發(fā)表于 2018-10-21 10:51

關(guān)鍵代碼
module Accumulator
(
      CLK,RSTn,Result

);

      input                               CLK;
      input                               RSTn;
      output reg[7:0]       Result;


      always@(posedge CLK or negedge RSTn)
            begin
                     if(!RSTn)
                              begin
//                                     Result[7:4]<=0;
//                                     Result[3:0]<=0;
                              end
                     else if(Result[3:0]==4'd9)
                              begin
                                    Result[3:0]<=0;
                                    Result[7:4]<=Result[7:4]+1'b1;
                              end
                     else
                              Result[3:0]<=Result[3:0]+1'b1;
            end


endmodule

全部代碼見附件

Counter.zip (7.49 MB, 下載次數(shù): 23)

帳號(hào)		自動(dòng)登錄	找回密碼
密碼			立即注冊(cè)

亚洲春色中文字幕久久久-三上亚,一吻二脱三床四吻胸,国产真实伦对白视频全集,在线毛片观看,精品成品入口黄网,国产毛aⅴ片久久久,亚洲AV色香蕉一区二区三区老师,萧皇后A级艳片,色情日本视频更新,99久久亚洲精品日本无码

簡單的FPGA計(jì)時(shí)器例程

瀏覽過的版塊