如何使用Libero IDE編寫Verilog模塊，并驗(yàn)證語法錯(cuò)誤，最后綜合，然后查看綜合后的電路？

作者:Qstone 來源:Qstone的空間點(diǎn)擊數(shù):… 更新時(shí)間：2014年06月08日【字體：大中小】

1.打開Libero集成開發(fā)環(huán)境，建立新工程，具體不說了。

2.出來MSS配置控制器可以不用管它，如果需要配置也行，但是我們這里需要。我們將其關(guān)閉。

3. 打開Project Flow里的HDL Editor，如圖一

圖一

4. 選擇Verilog source，輸入模塊名稱。點(diǎn)擊“OK”

圖二

5. 編輯你的Verilog模塊，完成后檢查語法錯(cuò)誤：右擊->check HDL file

有錯(cuò)誤修改，沒錯(cuò)誤保存。

6. 保存之后再Libero IDE左邊的“Design Explorer”里會(huì)出現(xiàn)剛剛編寫的Verilog模塊目錄。選中它，右擊出現(xiàn)快捷對(duì)話框，選中“Set As Root”，即將其作為頂層文件，你會(huì)發(fā)現(xiàn)這條目錄變成黑體。

圖三

7. 這時(shí)點(diǎn)擊“Project Flow”中的Synthesis，即綜合。等Synplify Pro 打開之后啥都不用改，點(diǎn)擊Run。

圖四

8. 綜合沒有錯(cuò)誤。這個(gè)時(shí)候我們就可以查看“RTL View”（下圖左邊按鈕）和“Technology View”（下圖右邊按鈕）。

圖五

圖六 RTL View

圖七 Technology View

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