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標(biāo)題: Verilog DEs AES加密與解密代碼 Quartus II可執(zhí)行 [打印本頁]
作者: flyingboy    時間: 2017-11-6 16:37
標(biāo)題: Verilog DEs AES加密與解密代碼 Quartus II可執(zhí)行
Quartus II可執(zhí)行的Verilog代碼 實(shí)現(xiàn)DEs AES加密和解密


全部資料51hei下載地址：
aes_top.zip (7.4 MB, 下載次數(shù): 87)

部分代碼：
  1. //`timescale 1 ns/ 1 ps
  2. module aes_top
  3. (
  4.   input clock,
  5.   output reg  over
  6.   //input rst,
  7.   //input flag,
  8.   //input [32:1] indata,
  9.   //output [32:1] outdata
  10. );
  11. reg rst;
  12. reg flag;
  13. //reg [32:1] indata;
  14. wire [32:1] outdata;
  15. wire overkey;
  16. wire overdecrp;
  17. wire overcrp;
  18. wire enkey,encrp,endecrp;
  19. wire [128:1] crp_out;
  20. wire [128:1] crp_in;
  21. wire [128:1] keyin;
  22. wire [128:1] key_out;
  23. wire [4:1] rn_key;  
  24. reg [4:1] state=4'h0;
  25. integer i=0;
  26. integer j=0;
  27. parameter s0=4'h0,s1=4'h1,s2=4'h2,s3=4'h3,s4=4'h4,s5=4'h5,s6=4'h6;
  28. //assign over=clock;
  29. always @(posedge clock)
  30. begin
  31.         case(state)
  32.         s0:
  33.           begin
  34.             rst=0;
  35.                  flag=1;
  36.                  state=s1;
  37.                  over=0;
  38.           end
  39.         s1:
  40.           begin
  41.             rst=1;
  42.                  state=s2;
  43.           end
  44.         s2:
  45.           begin
  46.             if(overcrp==1||overdecrp==1)
  47.                   begin
  48.                           if(i==100)
  49.                           begin
  50.                       over=1;
  51.                                 i=0;
  52.                            state=s3;
  53.                           end
  54.                           else if(i<100)
  55.                           begin
  56.                            i=i+1;
  57.                                 state=s0;
  58.                           end  
  59.                   end
  60.                  else
  61.                    state=s2;
  62.           end
  63.          s3:
  64.           begin
  65.             over=1;
  66.                  state=s4;
  67.           end
  68.          s4:
  69.           begin
  70.             over=1;
  71.                  if(j==10)
  72.                   begin
  73.                      j=0;
  74.                           state=s0;
  75.                   end
  76.                  else if(j<10)
  77.                   begin
  78.                     j=j+1;
  79.                    state=s3;
  80.                   end
  81.           end
  82.    endcase
  83. end

  85. regist regist
  86. (
  87.         //.indata(indata),
  88.    .clock(clock),
  89.         .rst(rst),
  90.         .overkey(overkey),
  91.         .flag(flag),
  92.         .overcrpc(overcrp),
  93.         .overcrpm(overdecrp),
  94.         .outcrp(crp_out),
  95.         .outdata(outdata),
  96.         .data(crp_in),
  97.         .key(keyin),
  98.         .enkey(enkey),
  99.         .encrpc(encrp),
  100.         .encrpm(endecrp)
  101. );

  103. key_sub key_sub
  104. (
  105.         .keyin(keyin),
  106.         .enkey(enkey),
  107.         .rn(rn_key),
  108.         .clock(clock),
  109.         .overkey(overkey),
  110.         .keyout(key_out)
  111. );

  113. crp_cl crp_cl
  114. (
  115.    .clock(clock),
  116.         .encrp(encrp),
  117.         .endecrp(endecrp),
  118.         .datain(crp_in),
  119.         .keyin(key_out),
  120.         .rn_key(rn_key),
  121.         .overcrp(overcrp),
  122.         .overdecrp(overdecrp),
  123.         .crp_out(crp_out)
  124. );

  126. endmodule
復(fù)制代碼



作者: flyingboy    時間: 2017-11-6 18:41
DES代碼
作者: aestest    時間: 2018-4-28 16:23
學(xué)習(xí)下
作者: ssz    時間: 2018-8-30 17:37
請問一下里面的各個文件都是做什么的
作者: caesar.xu    時間: 2018-8-31 10:07
做FPGA 反編譯么 ？
作者: wc411421    時間: 2018-10-30 16:38
樓主可以解釋一下aes_top.v中的四個狀態(tài)嗎，下面是狀態(tài)s2的代碼
s2:
          begin
            if(overcrp==1||overdecrp==1)       // 100次加密或解密？
                  begin
                          if(i==100)
                          begin
                      over=1;
                                i=0;
                           state=s3;
                          end
                          else if(i<100)
                          begin
                           i=i+1;
                                state=s0;
                          end  
                  end
                 else
                   state=s2;
          end
這個是重復(fù)加密100次嗎？
其實(shí)沒太理解變量 i 和變量 j 的作用
作者: Young粥    時間: 2018-11-29 13:20
非常感謝！
作者: 吉閬尤人    時間: 2019-9-19 13:57
aes128算法在ISE開發(fā)環(huán)境中工程源碼:http://www.denmoz.com/bbs/dpj-170082-1.html
作者: 吉閬尤人    時間: 2019-9-19 14:00
請問支持哪個系列FPGA？



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