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標題: 加法計算器設計（Verilog HDL語言程序） [打印本頁]

作者: 用戶2111156 時間: 2017-2-22 10:21
標題: 加法計算器設計（Verilog HDL語言程序）

設計一個無符號十進制硬件加法器，使用Create-SOPC2000實驗平臺的KEY鍵或者撥碼開關作為輸入和控制信號輸入通道，數碼管顯示輸出信號。例如：首先輸入加數“10011000”（數碼管顯示98），然后輸入被加數“01110001”（數碼管顯示71），最后按操作鍵在數碼管上顯和169。此時8個數碼管應從左到右顯示：9871-169。系統中不允許調用系統提供的參數可調加法器。

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