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標題: verilog綜合小結(jié) [打印本頁]

作者: 51黑黑黑 時間: 2016-2-23 03:54
標題: verilog綜合小結(jié)
本帖最后由 51黑黑黑于 2016-2-23 03:55 編輯

一：基本
Verilog中的變量有線網(wǎng)類型和寄存器類型。線網(wǎng)型變量綜合成wire，而寄存器可能綜合成WIRE，鎖存器和觸發(fā)器。
二：verilog語句結(jié)構(gòu)到門級的映射
過程性賦值：
過程性賦值只出現(xiàn)在always語句中。
阻塞賦值和非阻塞賦值就該賦值本身是沒有區(qū)別的，只是對后面的語句有不同的影響。
建議設計組合邏輯電路時用阻塞賦值，設計時序電路時用非阻塞賦值。
過程性賦值的賦值對象有可能綜合成wire,latch,和flip-flop，取決于具體狀況。如，時鐘控制下的非阻塞賦值綜合成flip-flop。
過程性賦值語句中的任何延時在綜合時都將忽略。
建議同一個變量單一地使用阻塞或者非阻塞賦值。進位：
通常會將進行運算操作的結(jié)果比原操作數(shù)擴展一位，用來存放進位或者借位。如：
Wire [3:0] A,B;
Wire [4:0] C;
Assign C=A+B;
C的最高位用來存放進位。 IF：
如果變量沒有在IF語句的每個分支中進行賦值，將會產(chǎn)生latch。如果IF語句中產(chǎn)生了latch，則IF的條件中最好不要用到算術(shù)操作。Case語句類似。Case的條款可以是變量。如果一個變量在同一個IF條件分支中先贖值然后讀取，則不會產(chǎn)生latch。如果先讀取，后贖值，則會產(chǎn)生latch。設計時序電路時，建議變量在always語句中賦值，而在該always語句外使用，使綜合時能準確地匹配。建議不要使用局部變量。不能在多個always塊中對同一個變量贖值

三：模塊優(yōu)化
  四、驗證：

  1.  敏感表：
在always語句中，如果敏感表不含時鐘，最好將所有的被讀取的信號都放在敏感表中。
  2. 異步復位：
建議不要在異步時對變量讀取，即異步復位時，對信號贖以常數(shù)值。

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