標題: 你的高速PCB主板80分，我的接口板80分，配合一起用才60分？ [打印本頁]
作者: 一博科技 時間: 2026-5-19 17:54
標題: 你的高速PCB主板80分，我的接口板80分，配合一起用才60分？
高速先生成員--黃剛
做多了高速信號鏈路的設計和仿真后，不管協議的林林總總，從結構上分，無非就是兩類：要么就是純板內的高速信號，例如板內的芯片到芯片的高速鏈路；要么就跨板信號，也就是收發芯片在兩個不同的PCB板上，高速信號需要跨板連接。又或許是同一個高速協議的信號，也可能一塊PCB板走完和分兩塊不同的板去走。
例如大家比較熟悉的PCIE5.0信號，總的損耗要求是36dB。我們看到的大多數的應用場景都是主板+金手指卡的系統，協議對這兩部分的損耗也有明確的要求，所以從這個角度來說，這種跨板的鏈路，損耗是很好分的。
插入損耗可以通過兩個板子單獨來量化，那回波損耗呢？同樣也能單獨每塊板子來定義嗎？還是以上面的PCIE協議來舉例，一般來說協議會定義通道的回波損耗大概會在8到10dB的樣子。按照插入損耗的邏輯，是不是就意味著如果主板和金手指板卡兩塊板的回波損耗都做到10dB之后，合起來使用的通道回波損耗也一定能在10dB呢？
又到了舉個栗子的時候了！我們首先營造出兩個具有一定值回波損耗的PCB板，就叫它PCB板1和PCB板2吧。
Case1：PCB板1和PCB板2都有一個110歐姆的突變點。
兩塊板的阻抗曲線如下，鏈路中間均有一個110歐姆左右的阻抗突變點，如下所示：
這時候兩塊板子單獨的回波損耗均為：17dB@25GHz。
那么如果把這兩個板子級聯在一起，從全鏈路的阻抗曲線看，就是有兩個110歐姆的阻抗突變點了：
那么大家猜猜這個級聯之后的鏈路回波損耗還會是17dB嗎？
噔的一聲，結果出來了，上述兩個17dB的板子級聯的話，回波損耗居然只有11dB！！！
那大家可能忍不住又要問了，你這個是因為兩塊板子都各有一個110歐姆的阻抗高點，兩個突變點都是大于100歐姆的同方向突變點，如果是一塊板110歐姆突變點，另外一塊板90歐姆突變點的話，會不會有一種互相補充的效果呢？可能就立馬會好了哦！
所以case2的示意圖就像下面這樣了：
從TDR阻抗來看，兩塊板子的阻抗曲線如下：板子1-110歐姆，板子2-90歐姆。
從單獨每塊板子的回波損耗結果看是這樣的：板子1-17dB，板子2-16dB。
又是驗證大家想法的時候了，一個110歐姆，一個90歐姆的反向阻抗突變點，兩塊板子級聯后的回波損耗到底會不會變好呢？首先我們還是來看看級聯后的全鏈路阻抗，能夠清楚的看到這兩個突變點。
回波損耗到底怎么樣呢？時間關系不賣關子了，直接看下圖！
額，感覺比兩個同向的110歐姆阻抗突變點級聯還差？？？從驗證結果上看起來至少不比它好。
行吧行吧，簡單總結下哈。遇到這種兩塊以上板子去配合使用的場景，插入損耗或許可以直接相加得到總數，但是回波損耗是萬萬不能的。那么對設計和仿真端的朋友有什么啟發呢？首先當然就是鏈路的阻抗優化和匹配很重要，然后就是對于回波損耗指標的分配，絕對不能以開頭所說的那樣，總的回波損耗要求做到15dB，那我們分到每塊板只要都做到15dB就夠了，這種思想很危險，而且是錯誤的哈！另外再深入一下，如果我們只做這個系統里面的一塊板子，哪怕是別人告訴你，他做的另外一塊板子回波損耗能做到15dB，你也不要掉以輕心，最好你還是把你自己這塊板子的指標嚴格要求到20dB以下，這樣和別人的板子配合起來可能總鏈路的回波損耗才做到15dB哦，是不是頓時就感覺壓力很大呢，就好像下圖這個情況一樣被動了。
問題：如果是你們的產品，只是系統里面的其中一塊板子，那么插入損耗和回波損耗怎么去定呢？高速先生想聽聽大家不同的處理方案！
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