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標題: 基于FPGA的PLL動態輸出設計 [打印本頁]

作者: pceng 時間: 2021-9-23 11:59
標題: 基于FPGA的PLL動態輸出設計
如圖所示，為整個控制系統的結構框圖。主要使用到了ALT_PLL_RECONGIG IP、ALTPLL IP、rom ip。主要工作原理是通過外部信號選擇不同的rom文件（也就是PLL的配置文件），將其傳輸給alt_pll_recongig,進行配置。
ROM開頭的為rom ip,rom_sw為rom 輸出信號的選擇器。
pll_sw為alt_pll_recongig ip,vga_pll為altpll ip。
其余零散的邏輯門電路等，為case語句構成的狀態機，主要是用于控制write_from_rom信號和reconfig信號。具體過程是將write_from_rom信號拉高后拉低，然后檢測busy是否為0，busy為0后將reconfig拉高后拉低，完成后alt_pll_recongig ip為根據所選的rom ip 中的內容配置pll的輸出，從而完成PLL的動態配置過程。（相關代碼見下一貼）

作者: pceng 時間: 2021-9-24 16:40

作者: movetoporket 時間: 2021-12-26 22:31
看不到代碼呢

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