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標(biāo)題:
PCB設(shè)計(jì)要領(lǐng)
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作者:
zql1993
時(shí)間:
2018-8-25 11:42
標(biāo)題:
PCB設(shè)計(jì)要領(lǐng)
1.
PCB
設(shè)計(jì)原則
抗干擾
熱設(shè)計(jì)
抗振動(dòng)
可測試性
2.
電源線的設(shè)計(jì)
加寬電源線
電源線、底線和數(shù)據(jù)傳輸方向一致
使用抗干擾元器件
電源入口增加去偶電容
3.
地線設(shè)計(jì)
模擬地和數(shù)字地分開
盡量單點(diǎn)接地
加寬地線
敏感電路接到穩(wěn)定的接地參考源
Pcb
分區(qū)設(shè)計(jì)，高帶寬的噪聲電路和低頻電路分開
減少接地環(huán)路面積
4.
元器件布局設(shè)計(jì)
不宜有過長的平行信號(hào)線
晶振、始終發(fā)生器和
CPU
的時(shí)鐘輸入端盡量靠近，且遠(yuǎn)離低頻器件
元器件盡量圍繞核心器件設(shè)計(jì)，避免引線過長
縮短高頻元器件的引線
5.
去耦電容的選擇
每十個(gè)集成電路都要加一個(gè)充放電電容
引線式電容用于低頻，貼片式電容用于高頻
每個(gè)集成芯片都要一個(gè)
0.1uf
的電容
對(duì)抗噪聲能力弱、關(guān)斷時(shí)電源變化大的器件要加高頻去耦電容
電容之間不共用過孔
去耦電容引線不應(yīng)太長
6.
降低噪聲和抗干擾原理
盡量用
45
度折線而不是
90
度折線
用串聯(lián)電阻的方法降低電路信號(hào)邊沿的跳變速率
石英晶振外殼要接地
閑置不用的門電路不要懸空
時(shí)鐘線垂直
IO
線時(shí)干擾最小
盡量讓時(shí)鐘周圍的電動(dòng)勢趨于
0
Io
驅(qū)動(dòng)電路盡量靠近
pcb
邊緣
任何信號(hào)不要形成回路
高頻板，電容的分布電感、電感的分布電容不能忽略
功率線、交流線盡量和信號(hào)線布置在不同的板子上
7.
其他設(shè)計(jì)原則
Coms
的未使用的引腳電阻接地或接電源
用
RC
繼電器來吸收繼電器等元件的放電電流
總線上加
10K
的上拉電阻，增強(qiáng)抗干擾
元器件不用引腳通過
10K
電阻接電源
總線盡量短，盡量保持一樣的長度
兩層之間的布線盡量垂直
發(fā)熱元件盡量遠(yuǎn)離、避開敏感元件
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