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標(biāo)題: Quartus_II計數(shù)器常用的例程與工程模版 [打印本頁]
作者: wanglianying    時間: 2018-8-20 16:52
標(biāo)題: Quartus_II計數(shù)器常用的例程與工程模版
計數(shù)器常用的例程


文件夾模版
prj為工程文件存放目錄
rtl為verilog可綜合代碼
img為設(shè)計相關(guān)圖片存放目錄（主要為了方便后期寫文檔）
doc為設(shè)計相關(guān)文檔存放目錄
testbench為對應(yīng)的testbench存放目錄

prj文件夾下的ip文件夾存放quartus ii中生成的ip核文件


計數(shù)器
LED，每500ms，狀態(tài)翻轉(zhuǎn)一次。
系統(tǒng)時鐘為50M，對應(yīng)周期為20ns
500ms = 500_000_000ns/20 = 25_000_000;

計數(shù)器每500ms清零一次。



Quartus_II源程序如下:
  1. module counter(Clk50M,Rst_n,led);

  3.         input Clk50M;        //系統(tǒng)時鐘，50M
  4.         input Rst_n;        //全局復(fù)位，低電平復(fù)位
  5.        
  6.         output reg led;        //led輸出
  7.        
  8.         reg [24:0]cnt;        //定義計數(shù)器寄存器

  10. //計數(shù)器計數(shù)進程       
  11.         always@(posedge Clk50M or negedge Rst_n)
  12.         if(Rst_n == 1'b0)
  13.                 cnt <= 25'd0;
  14.         //else if(cnt == 25'd24_999_999)
  15.         else if(cnt == 25'd24_999)
  16.                 cnt <= 25'd0;
  17.         else
  18.                 cnt <= cnt + 1'b1;

  20. //led輸出控制進程
  21.         always@(posedge Clk50M or negedge Rst_n)
  22.         if(Rst_n == 1'b0)
  23.                 led <= 1'b1;
  24.         //else if(cnt == 25'd24_999_999)
  25.         else if(cnt == 25'd24_999)
  26.                 led <= ~led;
  27.         else
  28.                 led <= led;

  30. endmodule
復(fù)制代碼

所有資料51hei提供下載:
class5_counter_ip.rar (8.89 KB, 下載次數(shù): 16)
class4_counter.rar (239.24 KB, 下載次數(shù): 16)


作者: clocklab    時間: 2018-10-5 21:51
已經(jīng)過時的工具了，現(xiàn)在一般用Xilinx的FPGA了，有ISE的工程最好了



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