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標題: DDR2 LAYOUT 設計 [打印本頁]

作者: 69793500 時間: 2018-6-29 16:03
標題: DDR2 LAYOUT 設計

DDR走線指導：

1. DDR SDRAM接口信號走線阻抗應控制在 50Ω，+/-10％的范圍，并避免阻抗的突變。

2. DDR SDRAM 接口的所有信號要求走線盡可能短，并盡量在同一層內完成走線。尤其是 CLK信號和DQS 信號，要求總長小于1000mil。

3. 要求此 Memory 總線按照高速信號處理，信號相鄰層必須保證完整的 GND平面，以保證高速信號的回流路徑。

4. DDR_CK 和 DDR_CK#必須按照嚴格的差分信號處理，要求嚴格等長（長度偏差小于 20mil）。差分阻抗盡量控制為 100Ω

5. 同組的 DQM、DQS、DATA信號做等長處理，要求偏差100mil以內。

6. DDR_A 信號、DDR_RAS、DDR_CAS、DDR_WEN、DDR_BA和 DDR_CK 信號做等長處理，要求偏差100mil。

7. 相鄰信號走線間距盡量保持在 2 倍線寬以上（3W原則）。

8. 確保時鐘線和DQS布在其相關的ADDR/CMD/CNTRL和DQ線的當中

9. 數據信號組的走線長度與時鐘信號線的誤差為500mil

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